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PEEL18LV8Z芯片解密案例分析

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     该PEEL18LV8Z电可擦除的可编程逻辑(皮)有特殊学习困难(简单可编程逻辑器件),工作在2.7V的供电,3.6V的电压范围,具有超低,自动“零”掉电操作。在逻辑上和功能上PEEL18LV8Z类似nachip的5V PEEL18CV8和PEEL18CV8Z. “零功耗”(25微安最大。 ICC)的掉电模式使得一个电池供电的便携式设备应用范围广泛,从手持米,PCMCIA调制解调器PEEL18LV8Z理想。 EE的重新编程同时提供快速重新规划产品开发和快速的产品个性化的制造业,包括工程变更单方便。 PEEL18LV8Z和PEEL18CV8之间的差异包括可编程时钟极性,磷长期时钟,并在所有投入,包括时钟施密特触发输入缓冲器增加。施密特触发器输入允许缓慢或嘈杂的信号的直接输入。像PEEL18CV8的EEL18LV8Z是一个有特殊学习困难的行业标准PAL16V8逻辑的超集。该PEEL18LV8Z提供了额外的,让更多的逻辑被纳入设计ncorporated建筑特色。 Anachip的JEDEC文件翻译允许现有而不需要重新设计的20针的PLD设计的PEEL18LV8Z结构简单的转换。该PEEL18LV8Z架构允许它来代替二十多个标准的20脚DIP,SOIC,TSSOP和PLCC封装。
PEEL18LV8Z芯片性能:
· Low Voltage, Ultra Low Power Operation
- Vcc = 2.7 to 3.6 V
- Icc = 5 ?A (typical) at standby
- Icc = 1.5 mA (typical) at 1 MHz
- Meets JEDEC LV Interface Spec (JEDSD8-A)
- 5 Volts tolerant inputs and I/O's
· CMOS Electrically Erasable Technology
- Superior factory testing
- Reprogrammable in plastic package
- Reduces retrofit and development costs
· Application Versatility
- Replaces random logic
- Super set of standard PLDs
- Pin and JEDEC compatible with 16V8
- Ideal for battery powered systems
- Replaces expensive oscillators
· Architectural Flexibility
- Enhanced architecture fits in more logic
- 113 product terms x 36 input AND array
- 10 inputs and 8 I/O pins
- 12 possible macrocell configurations
- Asynchronous clear, Synchronous preset
- Independent output enables
- Programmable clock; pin 1 or p-term
- Programmable clock polarity
- 20 Pin DIP/SOIC/TSSOP and PLCC
- Schmitt triggers on clock and data inputs
· Schmitt Trigger Inputs
- Eliminates external Schmitt trigger devices
- Ideal for encoder designs     

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